RISC-V システム設計プラットフォームによる IoTデバイスの最適化設計環境の構築

この資料は、C++記述からSoC（＝システム起動に必要な回路を1枚にまとめた半導体チップ）全体の回路を自動合成する「C2RTL」技術を用い、高性能・省電力なIoTエッジデバイスの最適化設計環境を解説したセミナー発表資料です。

この資料でわかること
• C++言語のみでSoC全体（プロセッサ、バス、アクセラレータ）を設計・検証する「C2RTL」の仕組み
• RISC-Vの命令拡張性とカスタムハードウェアを組み合わせた、開発工数と消費電力の削減手法
• クラウドに依存せず、エッジ側で高度なAI・データ解析処理を自律的に行うためのデバイス最適化要件

背景・目的

IoT市場の急拡大に伴い、エッジデバイス側での高度な演算処理（＝クラウドに頼らない自律制御やAI解析）の需要が高まっています。しかし、差別化された高性能・省電力デバイスを開発するには、ハードウェア（HW）とソフトウェア（SW）の双方にまたがる複雑な設計と膨大な検証工数が大きな壁となっていました。

そこで、ライセンスフリーで命令拡張が可能な「RISC-V（＝オープンな半導体設計規格）」と、東工大発の「C2RTL（＝C++記述から回路を直接合成する高位設計技術）」を組み合わせることで、設計・検証を飛躍的に効率化するプラットフォームが開発されました。

取り組み・わかったこと

C2RTLを用いることで、従来のRTL（＝ハードウェア記述言語）を使用せず、使い慣れたC/C++環境だけでSoC全体の動作検証から論理合成までを一貫して行えるようになります。これにより、シミュレーション速度が最大234倍に向上し、開発スピードが劇的に改善します。

実際に、Linuxが動作するCache/MMU搭載プロセッサや、超並列CNN（＝画像認識AI）アクセラレータ、FPU（＝浮動小数点演算器）などの設計事例において、極めて高い処理効率と省電力性が実証されました。スマートホーム、ウェアラブル、産業用IoTなど、限られた電力バジェットの中で高度なAI・センシング処理を実現したい設計者にとって、次世代のデバイス開発を加速させる強力なアプローチが示されています。

具体的なC++コードの記述例や、FPGAを用いた実証データ、シミュレーション速度の比較などの詳細は、資料本編（PDF）をご覧ください。